今日の verilog
閲覧数 : 3,169
JA
255
Member_61219
1,345 / 3,277
Verilog 2001で便利になったと思ってたら、、、
世の中既に verilog 2005のようで。休む暇無いっすね。
無くならないうちに Design Waveの DVDを注文します。:-)
module TEST (
(* LOC=B23 *) input wire IN,
(*LOC=B25 *) output reg OREG,
input wire CLK
)
begin
always @ (posedge CLK) begin
OREG <= IN;
end
end
endmodule
What"s new in verilog 2001はこちら。
http://www.asic-world.com/verilog/verilog2k.html
翻訳を見る
오늘의 verilog
Verilog 2001으로 편리하게 되었다고 생각하고 있으면(자), , ,
세상 이미 verilog 2005같고.쉴 틈 없어요.
않게 되기 전에 Design Wave의 DVD를 주문합니다.:-)
module TEST (
(* LOC=B23 *) input wire IN,
(*LOC=B25 *) output reg OREG,
input wire CLK
)
begin
always @ (posedge CLK) begin
OREG <= IN;
end
end
endmodule
What"s new in verilog 2001은 이쪽.
http://www.asic-world.com/verilog/verilog2k.html
いいね・コメントにはログインが必要です。
コメント ( 0 )